استخدام برنامج ModelSim لمحاكاة توصيف العتاد الصلب بلغة الـــ VHDL

استخدام برنامج ModelSim لمحاكاة توصيف العتاد الصلب بلغة الـــ VHDL

يأتي برنامج ModelSim مع حزمة من البرامج التي ترفقها شركة Altera  مع لوحات اختبار  الــ FPGA ، يستخدم للقيام بمحاكة توصيف الدارات الموصّفة بلغة الـــ VHDL  أو Verilog. جدير بالذكر بأن برنامج الــ Quartus II 10.0 لا يحوي على أداة للمحاكاة كتلك الموجودة في النسخ الأقدم.

المحاكاة

لإنجاز المحاكاة نقوم بالخطوات التالية:

–         ننشأ مشروع جديد:

File -> New -> Project…

–         يتيح لنا إضافة ملف موجود أو إنشاء ملف جديد.

في حال إنشاء ملف جديد نحدد نوع الملف إن كان VHDL or Verilog.

LIBRARY ieee;

 USE ieee.std_logic_1164.all;

 ——————————————-

 ENTITY counter IS

 PORT ( clk,enable: IN STD_LOGIC;

 digit: OUT INTEGER RANGE 0 TO 9);

 END counter;

 ——————————————-

 ARCHITECTURE behavioral OF counter IS

 BEGIN

            PROCESS(clk)

            VARIABLE temp : INTEGER RANGE 0 TO 10;

            BEGIN

                        IF (clk’EVENT AND clk = ‘1’) THEN

                          IF (enable = ‘1’) THEN

temp := temp + 1;

IF (temp = 10) THEN temp := 0;

END IF;

                        END IF;

                        END IF;

                        digit <= temp;

END PROCESS;

END behavioral;

–         بعد كتابة الكود نلاحظ وجود إشارة استفهام إلى جوار اسم الملف دلالة ً على أن الملف لم يترجم.

–         لترجمة الملف

Compile -> Compile All

إن كان الملف سليم من الأخطاء نحصل على إشارة √ و إلا إشارة X عند النقر عليها تظهر رسالة توضح مكان الخطأ و طبيعة الخطأ.

–         عند الحصول على ملف سليم خالٍ من الأخطاء ننتقل للمحاكاة

Simulate -> Start Simulation…

–         نضغط بزر اليمين على الإشارات الظاهرة و نختار

 Add -> To Wave -> Signals in Region

–         نقوم بعدها بتزويد إشارات الدخل بقيم لإجراء المحاكاة المطلوبة، نضغط على الإشارة بزر اليمين و نختار Force… و نقوم بإدخال القيمة المرغوبة.

أما نبضة الساعة فنختار لها Clock  بدلاً من Force….

–         نقوم بالتشغيل المحاكاة من خلال الضغط على زر Run.

–         يمكن تصدير هذه المحاكاة على شكل صورة

File -> Export -> Image…

About زين العابدين

مهندس حواسيب - معهد IDA - جامعة Braunshweig التقنية.
هذا المنشور نشر في دروس تعليمية وكلماته الدلالية , , . حفظ الرابط الثابت.

6 ردود على استخدام برنامج ModelSim لمحاكاة توصيف العتاد الصلب بلغة الـــ VHDL

  1. يقول adham Al-Mughalles:

    مشكور أخي وجزاك الله كل خير

  2. يقول ahmed:

    عندي مشكله
    Error loading design

    • قد تكون المشكلة بسبب حجم المشروع فالنسخة المجانية لا تقوم بإجراء محاكاة لتصميم أكبر من حجم محدد، و لكن قد تستفيد اكثر إن قمت بمحاولة تطبيق الشرح الموجود هنا : https://zainelabedin.wordpress.com/2012/02/05/quartus-modelsim-over-gnulinux/
      فالطريقة نفسها لويندوز أو لينكس.
      يمكن أن تكون المشكلة أبسط من ذلك، قد يكون التصميم موجود في مجلد اسمه باللغة العربية، اعتقد أن المسار كاملا يجب أن يكون بالانكليزية أي لا يحتوي على مجلد يملك اسم بأحرف عربية.
      بالتوفيق.

  3. يقول saad:

    لدي مشروع باللغة vhdl واحتااج مساعدة

  4. يقول زياد:

    يعطيك العافية..ممكن لينك لنحميل البرنامج؟؟
    (64بيت)

  5. أهلا زياد ..
    اعتقد أن النسخ المجانية لا تدعم بنى الـ 64 بت في ويندوز و تدعمها فقط في لينكس!
    https://zainelabedin.wordpress.com/2012/02/05/quartus-modelsim-over-gnulinux/

أضف تعليقاً

إملأ الحقول أدناه بالمعلومات المناسبة أو إضغط على إحدى الأيقونات لتسجيل الدخول:

WordPress.com Logo

أنت تعلق بإستخدام حساب WordPress.com. تسجيل خروج   / تغيير )

صورة تويتر

أنت تعلق بإستخدام حساب Twitter. تسجيل خروج   / تغيير )

Facebook photo

أنت تعلق بإستخدام حساب Facebook. تسجيل خروج   / تغيير )

Google+ photo

أنت تعلق بإستخدام حساب Google+. تسجيل خروج   / تغيير )

Connecting to %s