الدرس الثالث : VHDL و بيئة العمل

الدرس الأول : مقدمة عن لغة توصيف العتاد الصلب VHDL

الدرس الثاني : لغة توصيف العتاد الصلبVHDL

الدرس الثالث : VHDL و بيئة العمل

الشرائح القابلة للبرمجة:

تتكون الشرائح القابلة للبرمجة من عناصر منطقية بسيطة مثل بوابات AND,OR,NOT مرتبطة مع بعضها بوصلات، تتميز هذه الوصلات بوجود قواطع Switches.

تقوم فكرة الشرائح القابلة للبرمجة عموماً على مفهوم من جبر المنطق و هو إمكانية كتابة أي تابع منطقي باستخدام العمليات المنطقية  AND,OR,NOT على شكل مجموع جداءات أو جداء مجاميع. و بإسقاط ذلك على الدارات المنطقية نستطيع بناء أي دارة منطقية باستخدام بوابات AND,OR,NOT مع وجود قواطع تصل بينها يمكن فتحها أو إغلاقها لتشكيل الدارة المطلوبة.

فمثلاً لتحقيق التابع

فإننا نغلق القواطع 1,3,6,8 و نفتح الباقي.

و تكون هذه القواطع عبارة عن فواصم منصهرة فعند تحقيق الدارة يتم صهرها لتشكل الدارة المطلوبة، فهي بالتالي قابلة للبرمجة مرة واحدة فقط.

FPGA Field Programmable Gate Array:

تتميز بمجموعة من المميزات و الاختلافات عن الشرائح القابلة للبرمجة التقليدية فهي لا تحتوي على بوابات AND,OR,NOT إنما تحتوي على كتل منطقية بسيطة قابلة للتعريف تدعى Configurable Logic Block حيث من الممكن أن تكون  AND,OR,XOR,NAND,… و تدعى بعد تشكيلها بـ Look Up Table

و تصل بينها أيضاً أسلاك و بينها قواطع و لكن القواطع في هذه الحالة هي ترانزستورات حقلية قابلة للبرمجة و بالتالي يمكن برمجة هذه الشريحة أكثر من مرة (نظرياً عدد لا نهائي من المرات).

FPGA && VHDL

يحق لنا التساؤل ما هو الرابط بين الشرائح القابلة للبرمجة و التي منها الـ FPGA و بين لغات التوصيف العتاد الصلب و التي منها الـ VHDL؟

العلاقة البسيطة بينهما أننا نوصّف الدارة التي نريد أن نطبقها على شريحة الـ FPGA  باستخدام لغة VHDL ثم تأتي مهمة بيئة العمل (Software + Hardware) لتسمح لنا بتطبيق هذا التوصيف على الشريحة .

بيئة العمل :

Hardware

تتمثل بشكل أساسي من مبرمجة إلكترونية و كبل خاص للبرمجة و حاسوب. توصل شريحة الـ FPGA إلى المبرمجة و عبر الكبل إلى الحاسوب حيث تتم برمجة الشريحة لتصبح جاهزة للعمل.

Software

نحتاج في أي لغة برمجة إلى بيئة برمجية تمكننا من تفحّص الكود المكتوب لخلوه من الأخطاء ثم ما يتلو ذلك من توليد للملف التنفيذي و تشغيل الملف.

على الرغم من عدم وجود توليد لملف تنفيذي أو تشغيل ملف في توصيف العتاد الصلب إلا أنّنا نحتاج إلى بيئة برمجية تمكننا من كتابة توصيف بشكل سليم و خال ٍ من الأخطاء.

و تكون المهمة التالية لهذه البيئة البرمجية هي تحويل التوصيف المكتوب بلغة عالية المستوى إلى صيغة تمكننا من تطبيقها على الشريحة عبر المبرمجة.

Quarus

–         إنشاء مشروع جديد.

–         إضافة ملف جديد.

–         ترجمة.

–         محاكاة.

استخدام العمليات في VHDL:

يمكن توصيف دارة منطقية باستخدام مجموع من العمليات الأساسية الموضحة في الجدول التالي:

الفرق بين BIT , STD_LOGIC:

تأخذ القيم المعرّفة من نوع BIT  إحدى قيمتين فقط 0, 1 أما القيم المعرّفة من STD_LOGIC فهي تاخذ إحدى القيم التالية:

0 القيمة 0

1 القيمة 1

Z ممانعة عالية (High impedance)

_ Don’t Care

مثال:

نريد توصيف ناخب بأربعة مداخل.

WHEN/ELSE

تمسح لنا بالاستغناء عن العلاقات المنطقية و استبدالها بصيغة لغوية أكثر وضوحاً .

مثال :

لنقوم بإعادة توصيف الناخب السابق و لكن باستخدام WHEN/ELSE

نلاحظ أيضاً في هذا المثال أننا بدلاً من تعريف مدخلين s0,s1 قمنا بتعريفه على شكل شعاع دخل و ذلك لتبسيط التعامل معه خلال الكود.

WITH/SELECT/WHEN

لنقوم بإعادة توصيف الناخب السابق و لكن باستخدام WITH/SELECT/WHEN

تمرين :

المطلوب توصيف دارة فاك تشفير Decoder الموضحة بالشكل 1

وتوصيف .. و دارة مشفّر Encoder الموضحة بالشكل2

About RaGHaD

Master CSE at Technische Universität Braunschweig,Germany (2012 till now).. Study first year of master in Syria (2010-2011).. Licenses of Computer Engineering - Aleppo University (2006 till 2010)..
هذا المنشور نشر في دروس تعليمية وكلماته الدلالية , . حفظ الرابط الثابت.

7 ردود على الدرس الثالث : VHDL و بيئة العمل

  1. يقول م.محمد السماك:

    موضوع قيم جداً

  2. يقول سحر 2:

    لم افهم المثال السابق خاصة الجزء(11and12)

  3. يقول sam:

    شكرا كتير استاززين العابدين بس كيف ممكن نحمل quartus2

  4. مشكور علي الجهد ز مقدر عمل,,,,
    لدي مشروع تخرج . تصميم وحدة الحساب والمنطق ALU 64 بت ..
    واتمني مساعدتك ..
    اولا اريد دروس وامثلة عن لغة الفي اتش دي ال
    ساهم مع ولك الشكر
    fifty393@gmail.com

    • عزيزي أبو بكر أنصحك أولا بمتابعة الدروس الموجودة على هذه المدونة حيث تجد دروس تعليمية و أمثلة عن استخدام VHDL
      أيضا يوجد في هذه المدونة شرح عن تصميم معالج كامل و ليس فقط وحدة الحساب و المنطق، يمكنك الاستعانة بالتصميم الموجود.

  5. السلام عليكم ورحمة الله تعالى وبركاته ارجو المساعدة لدي مشروع تخرج تصميم وحدة الحساب والمنطق 64بت

أضف تعليقاً

إملأ الحقول أدناه بالمعلومات المناسبة أو إضغط على إحدى الأيقونات لتسجيل الدخول:

WordPress.com Logo

أنت تعلق بإستخدام حساب WordPress.com. تسجيل خروج   / تغيير )

صورة تويتر

أنت تعلق بإستخدام حساب Twitter. تسجيل خروج   / تغيير )

Facebook photo

أنت تعلق بإستخدام حساب Facebook. تسجيل خروج   / تغيير )

Google+ photo

أنت تعلق بإستخدام حساب Google+. تسجيل خروج   / تغيير )

Connecting to %s